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在带处理器的电子产品的开发中，PCB如何提高防干扰能力和电磁兼容性。1、以下系统应特别注意电磁干扰。
（1）微控制器时钟频率特别高，总线周期特别快的系统。
（2）系统包括大功率产生火花的继电器、大电流开关等大电流驱动电路。
（3）包括微弱模拟信号电路和高精度A/D转换电路的系统。
2、为了增加系统的抗电磁干扰能力，采取以下措施。
（1）选择频率低微控制器：
如果选择外部时钟频率低的微控制器，则能够有效地降低噪声，提高系统的PCB干扰防止能力。同一频率的方波和正弦波，方波的高频成分比正弦波多得多。方波的高频成分的波的振幅虽然比基波小，但是频率越高越容易成为噪声源，微控制器产生的影响最大的高频噪声是时钟频率的约3倍。
（2）降低信号传输中的失真：
微控制器主要使用高速CMOS技术制造。信号输入端的静态输入电流为1mA左右，输入容量为10pF左右，输入阻抗相当高，高速CMOS电路的输出端具有相当大的负荷能力，即输出值相当大，若将一个栅极的输出端用长线输入阻抗引导到相当高的输入端，则反射问题变得严重，引起信号失真增加系统噪声。在Tpd>Tr中，成为必须考虑信号反射、阻抗匹配等问题的传输路径的问题。
信号在PCB上的延迟时间与引线的特性阻抗即印刷布线板材料的介电常数有关。信号是PCB引线的传输速度，光速的约1/3？一般认为是1/2。在由微控制器构成的系统中通常使用的逻辑电话元件的Tr（标准延迟时间）为3？18ns。
在印刷电路板中，信号通过7W的电阻和25cm长度的引线，线延迟时间大致为4~20ns。即，印刷布线上的信号的引线越短，就越不能超过25cm。另外，过孔数也尽量少，优选为2个以下。
如果信号的上升时间比信号延迟时间快，则遵循高速电子处理。在这种情况下，考虑到传输路径的阻抗匹配，为了不在一个块PCB上的集成块之间发生信号传输，Td＞Trd越大，系统的速度越不快。
以下结论总结PCB设计的规则。
信号在PCB上传输，延迟时间必须大于所使用设备的标称延迟时间。
（3）减少信号线之间的交叉干扰：
A点的上升时间Tr的步长信号经由引线AB传递到B端。信号的AB线中的延迟时间是Td。在D点，通过A点信号的前方传输，由于到达B点后的信号反射和AB线的延迟，在Td小时后引起宽度Tr的页脉冲信号。在C点，通过AB上的信号的传输和反射，导出AB线上的信号的延迟时间的2倍宽度，即2Td的正脉冲信号。这是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，并且与线间距离有关。如果两个信号线不太长，AB中看到的实际上是两个脉冲的重复。
CMOS在处理中制造的微控制是输入阻抗高，噪声高，噪声容许界限高，数字电路反复100~200mv噪声而不影响动作。在图中AB线是模拟信号的情况下，不能容许该干扰。PCB如4层板那样，在1层是大面积地或2块面板、信号线的背面是大面积地的情况下，这样的信号间的交叉干扰变小。这是因为信号线的特性阻抗在大面积减少，在D端的信号的反射大幅减少。特性阻抗与从信号线到地面之间的介质介电常数的平方成反比，并且与介质厚度的自然对数成比例。在AB线是模拟信号的情况下，为了避免数字电路信号线CD对AB的干扰，在AB线的下面有大面积的地，从AB线到CD线的距离是AB线和地距离的2~3倍以上。可以局部屏蔽，可以在连接的一条导线的左右两侧铺设地线。
（4）电源的噪声降低
电源在向系统供给能量的同时，也会对电力供给的电源施加噪音。电路中的微控制器复位线、中断线以及其他控制线中有最容易被外部噪声干扰的部分。电力网上的强干扰通过电源进入电路，电池供给电力的系统电池本身也有高频噪声。模拟电路的模拟信号不能忍受来自电源的干扰。
（5）注意印刷布线板和部件的高频特性
在高频的情况下，不能忽视PCB上的引线、检修、电阻、容量、接插件的分布电感和容量等。电容的分布电感不能忽视，电感的分布容量不能忽视。电阻对高频信号产生反射，引线的分布容量起作用，当噪声频率比对应波长的1/20长时产生天线效应，噪声通过引线向外放出。
PCB的大修导致大约0.6pf的容量。
一个集成电路本身的封装材料引入2-6pf容量。
在一个电路板上的接插件具有520nH的分布电感。在2列串联Itrium的24针集成电路Itriholder中引入了4~18nH的分布电感。
在该行的低频微控制器系统中可以忽略这些小的分布参数。特别要注意高速系统。
（6）合理划分零部件配置
元件排列在PCB上的位置充分考虑防止电磁干扰的问题，原则之一是尽量缩短各部件之间的引线。在布局中，合理分离模拟信号部、高速数字电路部、噪声源部（继电器、大电流开关等）的3部，将相互间的信号最小地结合。
G地线的处理
在印刷电路板中，电源线和接地线最重要。克服电磁干扰的最主要的手段是接地。
对于双板，特别讲究接地线的配置，采用单点接地法，电源和接地从电源的两端连接到PCB，电源是一个接点、一个接点。PCB需要多条反馈地线，这些都集中在反馈电源的接点上，即所谓的单点接地。模拟地、数字地、大功率装置的分割意味着配线分开，最后集中在该接地点上。在与PCB以外的信号连接时，通常使用屏蔽电缆。对于高频信号和数字信号，屏蔽电缆两端接地。低频模拟信号用屏蔽电缆优选一端接地。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应被金属盖遮挡。
（7）使用解联电容。
良好的高频解耦合容量可以去除高达1GHz的高频分量。陶瓷片容量或多层陶瓷容量的高频特性良好。在设计PCB中，各集成电路的电源在接地之间附加了解块容量。解耦环电容有两种作用：一方面，本集成电路的蓄积容量提供并吸收该集成电路开门关门瞬间的充放电能量。另一方面，该元件的高频噪声被旁路除去。数字电路中典型的解耦电容0.1uf的解耦电容具有5nH分布电感，其并行谐振频率约为7MHz，即对于10MHz或更小的噪声具有良好的解耦作用，并且对于40MHz或更大的噪声几乎不起作用。
1uf，10uf容量，并行谐振频率大于20MHz，高频噪声去除效果较好。电源进入PCB的场所或1uf或10uf的脱离高频电容在用电池供电的系统中也经常需要这样的容量。
对于每10张左右的集成电路增加1张充放电容量，或者称为蓄放容量，容量的大小可以从10uf中选择。最好不使用电解容量，电解容量用2层溥膜卷起，该卷起结构在高频时表现为电感，优选使用胆容量或聚碳酸酯准备容量。
解块容量值的选择不严格，可以用C=1/f来计算。即，10MHz可以是0.1uf，对于由微控制器构成的系统，也可以是0.1~0.01uf之间。3、减少噪声和电磁干扰的一些经验：
（1）使用低速芯片不使用高速，把高速芯片用在关键位置。
（2）通过一系列电阻方法，可以降低控制电路的上下跳频。
（3）为继电器等提供某种形式的倾销。
（4）使用满足系统要求的最低频率时钟。
（5）时钟发生器尽量接近使用该时钟的设备。石英晶体振荡器外壳接地。
（6）用地线圈住时钟，尽量缩短时钟线。
（7）I/O驱动电路尽量靠近PCB边，尽量早点离开PCB。对进入PCB的信号进行滤波，对来自高噪声区域的信号进行滤波，并且通过串行端接电阻的方法减少信号反射。
（8）MCD无用端定义为高度连接、接地或输出端，集成电路上的该电源地的端部全部连接，不能浮在空中。
（9）空闲时不使用的栅极电路输入端子不浮在空中，空闲时将正输入端子接地，将负输入端子连接到输出端子。
（10）PCB为了减少高频信号向外部的发送和耦合，尽可能使用45折线而不使用90折线。
（11）PCB由频率和电流开关特性分区化，噪声元件和非噪声元件远离。
（12）单板和双板用单点电源和单点接地、电源线、地线尽量粗，如果能经得起经济作用，用多层板减小电源，减少地的电容电感。
（13）时钟、总线、芯片选择信号远离I/O线和接插件。
（14）模拟电压输入线、基准电压端尽量远离数字电路信号线，尤其是时钟。
（15）对于A/D系统设备，即使统一了数字部和模拟部也不交叉。
（16）时钟线垂直于I/O线的干扰小于平行I/O线，时钟元件销远离I/O电缆。
（17）元件销尽可能短，解锁电容销尽可能短。
（18）关键线应尽量粗，两侧应加保护区。高速线又短又直。
（19）对噪声敏感的线不与大电流、高速切换线平行。
（20）不在石英晶体下及对噪声敏感的元件下拉丝。
（21）在弱信号电路、低频电路周围不形成电流环。
（22）请勿形成任何信号的循环。如果无法避免，请尽量减小循环区域。
（23）对于每个集成电路各存在一个解块容量。每个电解容量的边缘必须加上小的高频旁路容量。
（24）不使用电解电容作为电路充放电积蓄容量而使用大容量的钽电容或多冷容量。使用软管容量时，请将外壳接地。
