logo
对于数字系统设计工程师来说，时序分析是高速PCB设计的重要内容。特别是，随着100兆总线的出现，当信号边缘速率达到皮秒级时，系统性能取决于前端设计，要求在设计初期必须进行准确的时序分析和计算。定时分析和信号匹配性不能密切分开，好的信号质量是确保定时关系的关键。由于反射，串扰等现象引起的信号质量问题都很可能导致定时偏差和扰动，所以设计成必须结合两者来考虑。
时序分析的出发点是IC设计基于在包括板级设计和系统设计的整个设计过程上的信号建立或保持时间关系来来确定设计方案。
飞行时间是指从信号的发送时刻到在接收侧信号稳定的时刻的差，以描述由于布线和负载引起的延迟。在低速的情况下可以通过近似法来决定，但是在高速PCB设计下，必须根据负荷和传输线路效果等因素的影响通过模拟法来决定。在确定飞行时间之后，时序计算可以通过表或手动来实现，以检查信号是否满足信号采样保持要求。同样，在反向过程中可以获得布线长度规则。
公共时钟模式的特征是由公共时钟源提供发送/接收时钟，并且具有两个特征。一个是请求数据在一个周期内到达接收侧，然后时钟差对定时产生很大影响。
通常，在时钟和数据由相同类型的接口驱动的情况下，定时计算只是考虑它们的差，否则，需要根据飞行时间调整差（例如布线长度），在这种情况下PCB设计，通常意义上的数据时钟布线等长度的方法无效。
开关噪声码间干扰、非理想电路等设计中的其他因素影响信号相位。因此，在序列设计中，在合理并入设计裕量的同时，需要采用其他设计方法来减少干扰的影响。
